องค์กร PCI-SIG ได้ประกาศการเปิดตัวอย่างเป็นทางการของมาตรฐานข้อกำหนด PCIe 6.0 v1.0 ซึ่งประกาศเสร็จสมบูรณ์
เพื่อให้เป็นไปตามแบบแผน ความเร็วแบนด์วิธยังคงเพิ่มขึ้นเป็นสองเท่า สูงสุด 128GB/s(ทิศทางเดียว) ที่ x16 และเนื่องจากเทคโนโลยี PCIe ช่วยให้สามารถรับส่งข้อมูลสองทิศทางฟูลดูเพล็กซ์ได้ ปริมาณงานสองทางรวมคือ 256GB/sตามแผนจะมีตัวอย่างเชิงพาณิชย์ 12 ถึง 18 เดือนหลังจากการเผยแพร่มาตรฐานซึ่งประมาณปี 2023 ควรจะอยู่บนแพลตฟอร์มเซิร์ฟเวอร์ก่อนPCIe 6.0 จะมาเร็วสุดสิ้นปีนี้ โดยมีแบนด์วิธ 256GB/s
กลับมาที่เทคโนโลยีอีกครั้ง PCIe 6.0 ถือเป็นการเปลี่ยนแปลงครั้งใหญ่ที่สุดในประวัติศาสตร์เกือบ 20 ปีของ PCIeพูดตามตรง PCIe 4.0/5.0 เป็นการปรับเปลี่ยนเล็กน้อยของ 3.0 เช่น การเข้ารหัส 128b/130b ตาม NRZ (Non-Return-to-Zero)
PCIe 6.0 สลับไปใช้การส่งสัญญาณ PAM4 Pulse AM, การเข้ารหัส 1B-1B, สัญญาณเดียวสามารถเข้ารหัสได้สี่สถานะ (00/01/10/11) สถานะเป็นสองเท่าของสถานะก่อนหน้า ทำให้มีความถี่สูงถึง 30GHzอย่างไรก็ตาม เนื่องจากสัญญาณ PAM4 มีความเปราะบางมากกว่า NRZ จึงติดตั้งกลไกการแก้ไขข้อผิดพลาดไปข้างหน้า FEC เพื่อแก้ไขข้อผิดพลาดของสัญญาณในลิงก์และรับประกันความสมบูรณ์ของข้อมูล
นอกจาก PAM4 และ FEC แล้ว เทคโนโลยีหลักสุดท้ายใน PCIe 6.0 คือการใช้การเข้ารหัส FLIT (Flow Control Unit) ในระดับลอจิคัลในความเป็นจริง PAM4, FLIT ไม่ใช่เทคโนโลยีใหม่ ในอีเธอร์เน็ตความเร็วสูงพิเศษ 200G + ได้ถูกนำมาใช้มานานแล้ว ซึ่ง PAM4 ล้มเหลวในการส่งเสริมขนาดใหญ่ เหตุผลก็คือต้นทุนเลเยอร์ทางกายภาพสูงเกินไป
นอกจากนี้ PCIe 6.0 ยังคงเข้ากันได้แบบย้อนหลัง
PCIe 6.0 ยังคงเพิ่มแบนด์วิดท์ I/O เป็นสองเท่าเป็น 64GT/s ตามธรรมเนียม ซึ่งใช้กับแบนด์วิดท์ทิศทางเดียว PCIe 6.0X1 จริงที่ 8GB/s, PCIe 6.0×16 แบนด์วิดท์ทิศทางเดียวที่ 128GB/s และ pcie 6.0× แบนด์วิดธ์แบบสองทิศทาง 16 256GB/sPCIe 4.0 x4 SSDS ซึ่งใช้กันอย่างแพร่หลายในปัจจุบัน ต้องการเพียง PCIe 6.0 x1 เท่านั้นจึงจะทำได้
PCIe 6.0 จะยังคงใช้การเข้ารหัส 128b/130b ในยุคของ PCIe 3.0 ต่อไปนอกจาก CRC ดั้งเดิมแล้ว เป็นที่น่าสนใจที่จะทราบว่าโปรโตคอลแชนเนลใหม่ยังรองรับการเข้ารหัส PAM-4 ที่ใช้ในอีเธอร์เน็ตและ GDDR6x แทนที่ PCIe 5.0 NRZสามารถบรรจุข้อมูลได้มากขึ้นในช่องสัญญาณเดียวในระยะเวลาเท่ากัน รวมถึงกลไกการแก้ไขข้อผิดพลาดของข้อมูลที่มีความหน่วงต่ำที่เรียกว่า Forward Error Correction (FEC) เพื่อเพิ่มแบนด์วิดท์ให้เป็นไปได้และเชื่อถือได้
หลายคนอาจเกิดคำถามว่า PCIe 3.0 Bandwidth มักไม่ค่อยถูกใช้หมด PCIe 6.0 มีประโยชน์อะไร?เนื่องจากแอปพลิเคชันที่ต้องการข้อมูลเพิ่มมากขึ้น รวมถึงปัญญาประดิษฐ์ ช่อง IO ที่มีอัตราการส่งข้อมูลที่เร็วขึ้นจึงกลายเป็นความต้องการของลูกค้าในตลาดมืออาชีพมากขึ้นเรื่อยๆ และแบนด์วิธสูงของเทคโนโลยี PCIe 6.0 ก็สามารถปลดล็อกประสิทธิภาพของผลิตภัณฑ์ที่ต้องใช้ IO สูงได้อย่างเต็มที่ แบนด์วิธรวมถึงตัวเร่งความเร็ว การเรียนรู้ของเครื่อง และแอปพลิเคชัน HPCนอกจากนี้ PCI-SIG ยังหวังที่จะได้รับประโยชน์จากอุตสาหกรรมยานยนต์ที่กำลังเติบโต ซึ่งเป็นจุดสนใจสำหรับเซมิคอนดักเตอร์ และ PCI-Special Interest Group ได้จัดตั้งคณะทำงานด้านเทคโนโลยี PCIe ใหม่ เพื่อมุ่งเน้นไปที่วิธีการเพิ่มการนำเทคโนโลยี PCIe มาใช้ในอุตสาหกรรมยานยนต์ อุตสาหกรรม เนื่องจากความต้องการแบนด์วิธที่เพิ่มขึ้นของระบบนิเวศเป็นที่ประจักษ์ชัดอย่างไรก็ตาม เนื่องจากไมโครโปรเซสเซอร์, GPU, อุปกรณ์ IO และที่จัดเก็บข้อมูลสามารถเชื่อมต่อเข้ากับช่องข้อมูล, PC เพื่อรับการรองรับอินเทอร์เฟซ PCIe 6.0 ผู้ผลิตเมนบอร์ดจึงต้องระมัดระวังเป็นพิเศษในการจัดวางสายเคเบิลที่สามารถรองรับสัญญาณความเร็วสูงได้ และผู้ผลิตชิปเซ็ตก็ต้องเตรียมการที่เกี่ยวข้องด้วยโฆษกของ Intel ปฏิเสธที่จะบอกว่าจะเพิ่มการรองรับ PCIe 6.0 ลงในอุปกรณ์เมื่อใด แต่ยืนยันว่า Alder Lake สำหรับผู้บริโภคและฝั่งเซิร์ฟเวอร์ Sapphire Rapids และ Ponte Vecchio จะรองรับ PCIe 5.0NVIDIA ยังปฏิเสธที่จะบอกว่า PCIe 6.0 จะเปิดตัวเมื่อใดอย่างไรก็ตาม BlueField-3 Dpus สำหรับศูนย์ข้อมูลรองรับ PCIe 5.0 อยู่แล้วข้อมูลจำเพาะของ PCIe ระบุเฉพาะฟังก์ชัน ประสิทธิภาพ และพารามิเตอร์ที่ต้องนำไปใช้ที่เลเยอร์กายภาพ แต่ไม่ได้ระบุวิธีใช้งานสิ่งเหล่านี้กล่าวอีกนัยหนึ่ง ผู้ผลิตสามารถออกแบบโครงสร้างชั้นทางกายภาพของ PCIe ตามความต้องการและสภาวะจริงของตนเองเพื่อให้มั่นใจถึงฟังก์ชันการทำงาน!ผู้ผลิตสายเคเบิลสามารถเล่นพื้นที่ได้มากขึ้น!
เวลาโพสต์: Jul-04-2023
