องค์กร PCI-SIG ได้ประกาศเปิดตัวมาตรฐานข้อกำหนด PCIe 6.0 เวอร์ชัน 1.0 อย่างเป็นทางการ โดยประกาศว่าการพัฒนาเสร็จสมบูรณ์แล้ว
ตามธรรมเนียมปฏิบัติ ความเร็วแบนด์วิดท์จะเพิ่มขึ้นเป็นสองเท่า สูงสุดถึง 128GB/s (ทิศทางเดียว) ที่ x16 และเนื่องจากเทคโนโลยี PCIe อนุญาตให้มีการไหลของข้อมูลแบบสองทิศทางเต็มรูปแบบ ดังนั้นปริมาณการรับส่งข้อมูลแบบสองทิศทางรวมจึงอยู่ที่ 256GB/s ตามแผน จะมีตัวอย่างเชิงพาณิชย์ให้เห็นภายใน 12 ถึง 18 เดือนหลังจากการเผยแพร่มาตรฐาน ซึ่งประมาณปี 2023 โดยน่าจะเริ่มบนแพลตฟอร์มเซิร์ฟเวอร์ก่อน PCIe 6.0 จะออกมาเร็วที่สุดภายในสิ้นปีนี้ โดยมีแบนด์วิดท์ 256GB/s
กลับมาที่เทคโนโลยีเอง PCIe 6.0 ถือเป็นการเปลี่ยนแปลงครั้งใหญ่ที่สุดในประวัติศาสตร์เกือบ 20 ปีของ PCIe พูดตามตรงแล้ว PCIe 4.0/5.0 เป็นเพียงการปรับปรุงเล็กน้อยจาก 3.0 เช่น การเข้ารหัส 128b/130b บนพื้นฐานของ NRZ (Non-Return-to-Zero)
PCIe 6.0 เปลี่ยนมาใช้การส่งสัญญาณแบบ PAM4 pulse AM, การเข้ารหัส 1B-1B ซึ่งสัญญาณเดียวสามารถเข้ารหัสได้สี่สถานะ (00/01/10/11) ซึ่งมากกว่าเดิมถึงสองเท่า ทำให้รองรับความถี่ได้สูงสุดถึง 30GHz อย่างไรก็ตาม เนื่องจากสัญญาณ PAM4 มีความเปราะบางมากกว่า NRZ จึงมีกลไกแก้ไขข้อผิดพลาดล่วงหน้า (FEC) เพื่อแก้ไขข้อผิดพลาดของสัญญาณในลิงก์และรับประกันความสมบูรณ์ของข้อมูล
นอกจาก PAM4 และ FEC แล้ว เทคโนโลยีหลักสุดท้ายใน PCIe 6.0 คือการใช้การเข้ารหัส FLIT (Flow Control Unit) ในระดับตรรกะ อันที่จริง PAM4 และ FLIT ไม่ใช่เทคโนโลยีใหม่ มันถูกนำไปใช้ในอีเธอร์เน็ตความเร็วสูงพิเศษ 200G+ มานานแล้ว สาเหตุที่ PAM4 ไม่ได้รับการส่งเสริมอย่างกว้างขวางก็คือต้นทุนในระดับกายภาพสูงเกินไป
นอกจากนี้ PCIe 6.0 ยังคงใช้งานร่วมกับเวอร์ชันก่อนหน้าได้
PCIe 6.0 ยังคงเพิ่มแบนด์วิดท์ I/O เป็นสองเท่าเป็น 64GT/s ตามธรรมเนียม ซึ่งนำไปใช้กับแบนด์วิดท์แบบทิศทางเดียวของ PCIe 6.0x1 ที่ 8GB/s, แบนด์วิดท์แบบทิศทางเดียวของ PCIe 6.0x16 ที่ 128GB/s และแบนด์วิดท์แบบสองทิศทางของ PCIe 6.0x16 ที่ 256GB/s SSD ที่ใช้ PCIe 4.0 x4 ซึ่งใช้งานกันอย่างแพร่หลายในปัจจุบัน จะต้องการเพียง PCIe 6.0 x1 เท่านั้นก็เพียงพอแล้ว
PCIe 6.0 จะยังคงใช้การเข้ารหัส 128b/130b ที่เปิดตัวในยุค PCIe 3.0 ต่อไป นอกจาก CRC เดิมแล้ว ที่น่าสนใจคือโปรโตคอลช่องสัญญาณใหม่นี้ยังรองรับการเข้ารหัส PAM-4 ที่ใช้ใน Ethernet และ GDDR6x ซึ่งมาแทนที่ PCIe 5.0 NRZ ทำให้สามารถบรรจุข้อมูลได้มากขึ้นในช่องสัญญาณเดียวในเวลาเท่าเดิม รวมถึงกลไกการแก้ไขข้อผิดพลาดของข้อมูลที่มีความหน่วงต่ำที่เรียกว่าการแก้ไขข้อผิดพลาดล่วงหน้า (FEC) เพื่อให้การเพิ่มแบนด์วิดท์เป็นไปได้และเชื่อถือได้
หลายคนอาจสงสัยว่า แบนด์วิดท์ของ PCIe 3.0 มักไม่ได้ถูกใช้งานจนเต็ม แล้ว PCIe 6.0 มีประโยชน์อะไร? เนื่องจากแอปพลิเคชันที่ต้องการข้อมูลจำนวนมากเพิ่มมากขึ้น รวมถึงปัญญาประดิษฐ์ (AI) ช่องสัญญาณ IO ที่มีอัตราการส่งข้อมูลที่เร็วขึ้นจึงเป็นที่ต้องการของลูกค้าในตลาดระดับมืออาชีพมากขึ้นเรื่อยๆ และแบนด์วิดท์สูงของเทคโนโลยี PCIe 6.0 สามารถปลดล็อกประสิทธิภาพของผลิตภัณฑ์ที่ต้องการแบนด์วิดท์ IO สูงได้อย่างเต็มที่ รวมถึงตัวเร่งความเร็ว การเรียนรู้ของเครื่อง และแอปพลิเคชัน HPC PCI-SIG หวังที่จะได้รับประโยชน์จากอุตสาหกรรมยานยนต์ที่กำลังเติบโต ซึ่งเป็นแหล่งสำคัญของเซมิคอนดักเตอร์ และกลุ่มความสนใจพิเศษของ PCI ได้จัดตั้งกลุ่มทำงานด้านเทคโนโลยี PCIe ขึ้นใหม่เพื่อมุ่งเน้นวิธีการเพิ่มการใช้งานเทคโนโลยี PCIe ในอุตสาหกรรมยานยนต์ เนื่องจากความต้องการแบนด์วิดท์ที่เพิ่มขึ้นของระบบนิเวศนั้นชัดเจน อย่างไรก็ตาม เนื่องจากไมโครโปรเซสเซอร์ GPU อุปกรณ์ IO และที่เก็บข้อมูลสามารถเชื่อมต่อกับช่องสัญญาณข้อมูลได้ เพื่อให้พีซีได้รับการสนับสนุนจากอินเทอร์เฟซ PCIe 6.0 ผู้ผลิตเมนบอร์ดจึงต้องระมัดระวังเป็นพิเศษในการจัดเตรียมสายเคเบิลที่สามารถรองรับสัญญาณความเร็วสูง และผู้ผลิตชิปเซ็ตก็จำเป็นต้องเตรียมการที่เกี่ยวข้องด้วยเช่นกัน โฆษกของ Intel ปฏิเสธที่จะบอกว่าอุปกรณ์ต่างๆ จะเพิ่มการรองรับ PCIe 6.0 เมื่อใด แต่ยืนยันว่า Alder Lake สำหรับผู้บริโภค และ Sapphire Rapids และ Ponte Vecchio สำหรับเซิร์ฟเวอร์จะรองรับ PCIe 5.0 NVIDIA ก็ปฏิเสธที่จะบอกว่าจะเปิดตัว PCIe 6.0 เมื่อใดเช่นกัน อย่างไรก็ตาม BlueField-3 DPU สำหรับศูนย์ข้อมูลรองรับ PCIe 5.0 แล้ว ข้อกำหนด PCIe ระบุเฉพาะฟังก์ชัน ประสิทธิภาพ และพารามิเตอร์ที่ต้องนำไปใช้ในเลเยอร์ทางกายภาพ แต่ไม่ได้ระบุวิธีการใช้งาน กล่าวอีกนัยหนึ่ง ผู้ผลิตสามารถออกแบบโครงสร้างเลเยอร์ทางกายภาพของ PCIe ตามความต้องการและสภาพจริงของตนเองเพื่อให้มั่นใจถึงการทำงานได้! ผู้ผลิตสายเคเบิลจึงมีอิสระในการออกแบบมากขึ้น!
วันที่โพสต์: 4 กรกฎาคม 2566
