บทนำเกี่ยวกับข้อมูลจำเพาะ PCIe 5.0

• บทนำเกี่ยวกับข้อมูลจำเพาะ PCIe 5.0

ข้อกำหนด PCIe 4.0 เสร็จสมบูรณ์ในปี 2017 แต่ยังไม่รองรับแพลตฟอร์มสำหรับผู้บริโภคจนกระทั่งซีรีส์ Rydragon 3000 ขนาด 7 นาโนเมตรของ AMD และก่อนหน้านี้มีเพียงผลิตภัณฑ์ เช่น ซูเปอร์คอมพิวเตอร์ อุปกรณ์จัดเก็บข้อมูลความเร็วสูงระดับองค์กร และอุปกรณ์เครือข่ายเท่านั้นที่ใช้เทคโนโลยี PCIe 4.0 แม้ว่าเทคโนโลยี PCIe 4.0 จะยังไม่ถูกนำไปใช้อย่างกว้างขวาง แต่องค์กร PCI-SIG ได้พัฒนา PCIe 5.0 ที่เร็วขึ้นมาเป็นเวลานาน อัตราสัญญาณเพิ่มขึ้นเป็นสองเท่าจาก 16GT/s เป็น 32GT/s ในปัจจุบัน แบนด์วิดท์สามารถเข้าถึงได้ถึง 128GB/s และข้อกำหนดเวอร์ชัน 0.9/1.0 เสร็จสมบูรณ์แล้ว ข้อความมาตรฐาน PCIe 6.0 เวอร์ชัน 0.7 ได้ถูกส่งไปยังสมาชิกแล้ว และการพัฒนามาตรฐานนี้อยู่ในขั้นตอนต่อไป อัตราพินของ PCIe 6.0 ได้รับการปรับเพิ่มเป็น 64 GT/s ซึ่งสูงกว่า PCIe 3.0 ถึง 8 เท่า และแบนด์วิดท์ในช่อง x16 สามารถมากกว่า 256GB/s กล่าวอีกนัยหนึ่ง ความเร็วปัจจุบันของ PCIe 3.0 x8 ต้องใช้ช่อง PCIe 6.0 เพียงช่องเดียวจึงจะบรรลุผลสำเร็จ สำหรับ v0.7 นั้น PCIe 6.0 ได้บรรลุคุณสมบัติส่วนใหญ่ตามที่ประกาศไว้ในตอนแรก แต่การใช้พลังงานยังคงได้รับการปรับปรุงให้ดีขึ้นอีกd และมาตรฐานดังกล่าวเพิ่งเปิดตัวอุปกรณ์กำหนดค่าพลังงาน L0p แน่นอนว่าหลังจากการประกาศในปี 2021 PCIe 6.0 อาจวางจำหน่ายในเชิงพาณิชย์ได้เร็วที่สุดในปี 2023 หรือ 2024 ยกตัวอย่างเช่น PCIe 5.0 ได้รับการอนุมัติในปี 2019 และเพิ่งจะมีกรณีการใช้งานจริงเกิดขึ้น

เมื่อเทียบกับข้อกำหนดมาตรฐานก่อนหน้านี้ ข้อกำหนด PCIe 4.0 ออกมาค่อนข้างช้า โดยข้อกำหนด PCIe 3.0 เปิดตัวในปี 2010 ซึ่งเป็นเวลา 7 ปีหลังจากการเปิดตัว PCIe 4.0 ดังนั้นอายุการใช้งานของข้อกำหนด PCIe 4.0 จึงอาจสั้นลง โดยเฉพาะอย่างยิ่ง ผู้จำหน่ายบางรายได้เริ่มออกแบบอุปกรณ์ PHY ในระดับกายภาพ PCIe 5.0 แล้ว

องค์กร PCI-SIG คาดว่ามาตรฐานทั้งสองนี้จะอยู่ร่วมกันไปอีกระยะหนึ่ง และ PCIe 5.0 ส่วนใหญ่จะใช้กับอุปกรณ์ประสิทธิภาพสูงที่มีความต้องการทรูพุตสูง เช่น GPU สำหรับ AI อุปกรณ์เครือข่าย และอื่นๆ ซึ่งหมายความว่า PCIe 5.0 มีแนวโน้มที่จะปรากฏในศูนย์ข้อมูล เครือข่าย และสภาพแวดล้อม HPC มากขึ้น อุปกรณ์ที่มีความต้องการแบนด์วิดท์น้อยกว่า เช่น เดสก์ท็อป สามารถใช้ PCIe 4.0 ได้

สำหรับ PCIe 5.0 อัตราสัญญาณได้รับการเพิ่มจาก 16GT/s ของ PCIe 4.0 เป็น 32GT/s โดยยังคงใช้การเข้ารหัส 128/130 และแบนด์วิดท์ x16 ได้รับการเพิ่มจาก 64GB/s เป็น 128GB/s

นอกจากการเพิ่มแบนด์วิดท์เป็นสองเท่าแล้ว PCIe 5.0 ยังมีการเปลี่ยนแปลงอื่นๆ อีกมากมาย เช่น การเปลี่ยนแปลงการออกแบบระบบไฟฟ้าเพื่อปรับปรุงความสมบูรณ์ของสัญญาณ ความเข้ากันได้ย้อนหลังกับ PCIe และอื่นๆ อีกมากมาย นอกจากนี้ PCIe 5.0 ยังได้รับการออกแบบด้วยมาตรฐานใหม่ที่ช่วยลดความหน่วงและการลดทอนสัญญาณในระยะทางไกล

องค์กร PCI-SIG คาดว่าจะเสร็จสิ้นข้อกำหนดเวอร์ชัน 1.0 ในไตรมาสที่ 1 ของปีนี้ แต่พวกเขาสามารถพัฒนามาตรฐานได้ แต่ไม่สามารถควบคุมได้ว่าอุปกรณ์เทอร์มินัลจะเปิดตัวสู่ตลาดเมื่อใด และคาดว่าอุปกรณ์ PCIe 5.0 ตัวแรกจะเปิดตัวในปีนี้และผลิตภัณฑ์อื่น ๆ จะเปิดตัวในปี 2020 อย่างไรก็ตาม ความต้องการความเร็วที่สูงขึ้นกระตุ้นให้หน่วยงานมาตรฐานกำหนด PCI Express รุ่นถัดไป เป้าหมายของ PCIe 5.0 คือการเพิ่มความเร็วของมาตรฐานในเวลาที่สั้นที่สุด ดังนั้น PCIe 5.0 จึงได้รับการออกแบบมาเพื่อเพิ่มความเร็วให้เท่ากับมาตรฐาน PCIe 4.0 โดยไม่ต้องมีคุณสมบัติใหม่ที่สำคัญอื่น ๆ

ตัวอย่างเช่น PCIe 5.0 ไม่รองรับสัญญาณ PAM 4 และมีเพียงฟีเจอร์ใหม่ที่จำเป็นในการเปิดใช้งานมาตรฐาน PCIe เพื่อรองรับ 32 GT/s ในเวลาที่สั้นที่สุดเท่านั้น

ความท้าทายด้านฮาร์ดแวร์

ความท้าทายหลักในการเตรียมผลิตภัณฑ์ให้รองรับ PCI Express 5.0 เกี่ยวข้องกับความยาวของช่องสัญญาณ ยิ่งอัตราสัญญาณเร็วเท่าใด ความถี่พาหะของสัญญาณที่ส่งผ่านแผงวงจรหลักก็จะยิ่งสูงขึ้นเท่านั้น ความเสียหายทางกายภาพสองประเภทเป็นข้อจำกัดที่วิศวกรสามารถส่งสัญญาณ PCIe ได้:

· 1. การลดทอนของช่องสัญญาณ

· 2. การสะท้อนที่เกิดขึ้นในช่องสัญญาณเนื่องจากความไม่ต่อเนื่องของอิมพีแดนซ์ในพิน ขั้วต่อ รูทะลุ และโครงสร้างอื่นๆ

ข้อกำหนด PCIe 5.0 ใช้ช่องสัญญาณที่มีการลดทอนสัญญาณ -36dB ที่ความถี่ 16 GHz ความถี่ 16 GHz แทนความถี่ Nyquist สำหรับสัญญาณดิจิทัล 32 GT/s ตัวอย่างเช่น เมื่อสัญญาณ PCIe5.0 เริ่มทำงาน อาจมีแรงดันไฟฟ้าสูงสุดที่ 800 mV อย่างไรก็ตาม หลังจากผ่านช่องสัญญาณ -36dB ที่แนะนำแล้ว ความคล้ายคลึงใดๆ กับสัญญาณตาเปิดจะหายไป มีเพียงการใช้การปรับสมดุลสัญญาณที่ตัวส่งสัญญาณ (de-accentuating) และการปรับสมดุลสัญญาณที่ตัวรับสัญญาณ (ซึ่งเป็นการผสมผสานระหว่าง CTLE และ DFE) เท่านั้นที่จะทำให้สัญญาณ PCIe5.0 ผ่านช่องสัญญาณของระบบและตัวรับสัญญาณสามารถตีความได้อย่างแม่นยำ ความสูงของสัญญาณตาต่ำสุดที่คาดหวังของสัญญาณ PCIe 5.0 คือ 10 mV (หลังการปรับสมดุล) แม้จะใช้ตัวส่งสัญญาณที่มีค่าความสั่นไหวต่ำที่เกือบสมบูรณ์แบบ การลดทอนสัญญาณของช่องสัญญาณอย่างมีนัยสำคัญจะลดแอมพลิจูดของสัญญาณจนถึงจุดที่ความเสียหายของสัญญาณประเภทอื่นๆ ที่เกิดจากการสะท้อนและครอสทอล์คสามารถปิดลงเพื่อฟื้นฟูสัญญาณตาได้