บทนำเกี่ยวกับข้อกำหนด PCIe 5.0

• บทนำเกี่ยวกับข้อกำหนด PCIe 5.0

มาตรฐาน PCIe 4.0 เสร็จสมบูรณ์ในปี 2017 แต่ยังไม่ได้รับการสนับสนุนจากแพลตฟอร์มสำหรับผู้บริโภคจนกระทั่งซีรีส์ Rydragon 3000 ขนาด 7 นาโนเมตรของ AMD และก่อนหน้านี้มีเพียงผลิตภัณฑ์เช่น ซูเปอร์คอมพิวเตอร์ อุปกรณ์จัดเก็บข้อมูลความเร็วสูงระดับองค์กร และอุปกรณ์เครือข่ายเท่านั้นที่ใช้เทคโนโลยี PCIe 4.0 แม้ว่าเทคโนโลยี PCIe 4.0 ยังไม่ได้ถูกนำมาใช้ในวงกว้าง แต่ทางองค์กร PCI-SIG ก็ได้พัฒนา PCIe 5.0 ที่เร็วกว่ามานานแล้ว โดยอัตราสัญญาณเพิ่มขึ้นเป็นสองเท่าจาก 16GT/s ในปัจจุบันเป็น 32GT/s แบนด์วิดท์สามารถเข้าถึง 128GB/s และข้อกำหนดเวอร์ชัน 0.9/1.0 ก็เสร็จสมบูรณ์แล้ว ข้อความมาตรฐาน PCIe 6.0 เวอร์ชัน v0.7 ได้ถูกส่งไปยังสมาชิกแล้ว และการพัฒนามาตรฐานก็เป็นไปตามแผน อัตราความเร็วของพิน PCIe 6.0 เพิ่มขึ้นเป็น 64 GT/s ซึ่งมากกว่า PCIe 3.0 ถึง 8 เท่า และแบนด์วิดท์ในช่องสัญญาณ x16 สามารถมากกว่า 256 GB/s กล่าวคือ ความเร็วปัจจุบันของ PCIe 3.0 x8 ต้องการเพียงช่องสัญญาณ PCIe 6.0 เพียงช่องเดียวก็สามารถทำได้แล้ว สำหรับเวอร์ชัน 0.7 นั้น PCIe 6.0 ได้บรรลุคุณสมบัติส่วนใหญ่ที่ประกาศไว้แต่แรกแล้ว แต่การใช้พลังงานยังคงต้องปรับปรุงเพิ่มเติมd และมาตรฐานใหม่นี้ได้แนะนำอุปกรณ์กำหนดค่าพลังงาน L0p เข้ามาด้วย แน่นอนว่าหลังจากการประกาศในปี 2021 แล้ว PCIe 6.0 อาจวางจำหน่ายในเชิงพาณิชย์ได้เร็วที่สุดในปี 2023 หรือ 2024 ตัวอย่างเช่น PCIe 5.0 ได้รับการอนุมัติในปี 2019 และเพิ่งจะมีกรณีการใช้งานในปัจจุบันนี้เอง

เมื่อเทียบกับมาตรฐานข้อกำหนดรุ่นก่อนหน้าแล้ว ข้อกำหนด PCIe 4.0 ออกมาค่อนข้างช้า ข้อกำหนด PCIe 3.0 เปิดตัวในปี 2010 ซึ่งช้ากว่า PCIe 4.0 ถึง 7 ปี ดังนั้นอายุการใช้งานของข้อกำหนด PCIe 4.0 อาจจะสั้น โดยเฉพาะอย่างยิ่ง ผู้ผลิตบางรายได้เริ่มออกแบบอุปกรณ์เลเยอร์ทางกายภาพ PCIe 5.0 PHY แล้ว

องค์กร PCI-SIG คาดว่ามาตรฐานทั้งสองจะใช้งานร่วมกันไปอีกระยะหนึ่ง โดย PCIe 5.0 ส่วนใหญ่จะใช้สำหรับอุปกรณ์ประสิทธิภาพสูงที่มีความต้องการปริมาณข้อมูลสูง เช่น GPU สำหรับ AI อุปกรณ์เครือข่าย และอื่นๆ ซึ่งหมายความว่า PCIe 5.0 มีแนวโน้มที่จะปรากฏในศูนย์ข้อมูล เครือข่าย และสภาพแวดล้อม HPC มากกว่า ส่วนอุปกรณ์ที่มีความต้องการแบนด์วิดท์น้อยกว่า เช่น คอมพิวเตอร์ตั้งโต๊ะ สามารถใช้ PCIe 4.0 ได้

สำหรับ PCIe 5.0 อัตราสัญญาณได้เพิ่มขึ้นจาก 16GT/s ของ PCIe 4.0 เป็น 32GT/s โดยยังคงใช้การเข้ารหัส 128/130 และแบนด์วิดท์ x16 ได้เพิ่มขึ้นจาก 64GB/s เป็น 128GB/s

นอกจากจะเพิ่มแบนด์วิดท์เป็นสองเท่าแล้ว PCIe 5.0 ยังนำมาซึ่งการเปลี่ยนแปลงอื่นๆ เช่น การปรับเปลี่ยนการออกแบบทางไฟฟ้าเพื่อปรับปรุงความสมบูรณ์ของสัญญาณ ความเข้ากันได้กับ PCIe รุ่นก่อนหน้า และอื่นๆ อีกมากมาย นอกจากนี้ PCIe 5.0 ยังได้รับการออกแบบตามมาตรฐานใหม่ที่ช่วยลดความหน่วงและลดทอนสัญญาณในระยะทางไกล

องค์กร PCI-SIG คาดว่าจะแล้วเสร็จข้อกำหนดเวอร์ชัน 1.0 ในไตรมาสแรกของปีนี้ แต่พวกเขาสามารถพัฒนามาตรฐานได้ แต่ไม่สามารถควบคุมได้ว่าอุปกรณ์ปลายทางจะออกสู่ตลาดเมื่อใด และคาดว่าอุปกรณ์ PCIe 5.0 รุ่นแรกจะเปิดตัวในปีนี้ และจะมีผลิตภัณฑ์เพิ่มเติมออกมาในปี 2020 อย่างไรก็ตาม ความต้องการความเร็วที่สูงขึ้นกระตุ้นให้องค์กรกำหนดมาตรฐาน PCI Express รุ่นต่อไป เป้าหมายของ PCIe 5.0 คือการเพิ่มความเร็วของมาตรฐานในเวลาที่สั้นที่สุด ดังนั้น PCIe 5.0 จึงถูกออกแบบมาเพื่อเพิ่มความเร็วให้สูงกว่ามาตรฐาน PCIe 4.0 โดยไม่มีคุณสมบัติใหม่ที่สำคัญอื่นใด

ตัวอย่างเช่น PCIe 5.0 ไม่รองรับสัญญาณ PAM 4 และมีเพียงคุณสมบัติใหม่ที่จำเป็นเพื่อให้มาตรฐาน PCIe สามารถรองรับ 32 GT/s ได้ในเวลาที่สั้นที่สุดเท่านั้น

ความท้าทายด้านฮาร์ดแวร์

ความท้าทายหลักในการเตรียมผลิตภัณฑ์เพื่อรองรับ PCI Express 5.0 จะเกี่ยวข้องกับความยาวของช่องสัญญาณ ยิ่งอัตราการส่งสัญญาณเร็วเท่าไร ความถี่พาหะของสัญญาณที่ส่งผ่านแผงวงจรก็จะยิ่งสูงขึ้นเท่านั้น ความเสียหายทางกายภาพสองประเภทจำกัดขอบเขตที่วิศวกรสามารถส่งสัญญาณ PCIe ได้:

• 1. การลดทอนของช่องสัญญาณ

• 2. การสะท้อนที่เกิดขึ้นในช่องสัญญาณเนื่องจากความไม่ต่อเนื่องของอิมพีแดนซ์ในพิน ตัวเชื่อมต่อ รูทะลุ และโครงสร้างอื่นๆ

ข้อกำหนด PCIe 5.0 ใช้ช่องสัญญาณที่มีการลดทอน -36dB ที่ 16 GHz ความถี่ 16 GHz แสดงถึงความถี่ Nyquist สำหรับสัญญาณดิจิทัล 32 GT/s ตัวอย่างเช่น เมื่อสัญญาณ PCIe 5.0 เริ่มต้น อาจมีแรงดันไฟฟ้าสูงสุดถึงต่ำสุดโดยทั่วไปที่ 800 mV อย่างไรก็ตาม หลังจากผ่านช่องสัญญาณ -36dB ที่แนะนำแล้ว ลักษณะที่คล้ายกับ "ตาสัญญาณ" ที่เปิดอยู่จะหายไป เฉพาะการปรับสมดุลที่ตัวส่ง (ลดความแรง) และการปรับสมดุลที่ตัวรับ (การรวมกันของ CTLE และ DFE) เท่านั้นที่สัญญาณ PCIe 5.0 จะสามารถผ่านช่องสัญญาณของระบบและได้รับการตีความอย่างถูกต้องโดยตัวรับ ความสูงของตาสัญญาณขั้นต่ำที่คาดหวังของสัญญาณ PCIe 5.0 คือ 10mV (หลังการปรับสมดุล) แม้แต่กับตัวส่งสัญญาณที่มีความคลาดเคลื่อนต่ำเกือบสมบูรณ์แบบ การลดทอนของช่องสัญญาณอย่างมากจะลดแอมพลิจูดของสัญญาณลงจนถึงจุดที่ความเสียหายของสัญญาณประเภทอื่นที่เกิดจากการสะท้อนและการรบกวนข้ามช่องสัญญาณสามารถถูกปิดลงเพื่อฟื้นฟูตาสัญญาณได้